设为首页 收藏本站
论坛账号至少一个月登录一次,否则会被自动冻结!论坛全站广告位出租380元一年,有需要联系QQ:3173974412。国内首家由论坛网友持股的IC技术论坛,IC人的乌托邦!
搜索
元器件订购,上立创自营商城。十周年庆典,加入VIP,全场享受98折优惠。现货库存,正品保障。首次购买送现金券。客服QQ:2852512828
EDABOSS嵌入式论坛 嵌入式开发工程师的乐园 【点击查看】
广告位出租:ML03 有需要联系QQ:3173974412
青软IC版图实训——线下授课,赠送线上视频 【点击查看】
明德扬《至简设计法》高端FPGA视频教程【点击免费领取】
查看: 3056|回复: 24

[原创] 明德扬《至简设计法》资料汇总及问题讨论贴,定期更新

[复制链接]
发表于 2016-12-23 11:15:01 | 显示全部楼层 |阅读模式
本帖最后由 明德扬科教 于 2017-4-15 16:24 编辑


      各位童鞋,明德扬的革命性的FPGA设计方法----至简设计法,已经正式推出了。

      至简设计法,是明德扬培训时重点培训的内容,设计FPGA不用再盲目设计、反复修改,而是有思路、有步骤,争取一次性就设计正确。

      明德扬特开此帖,定期发布一些至简设计法的资料,欢迎童鞋们学习,欢迎大伽们交流,希望能帮到大家,谢谢。

******************* 欢迎关注 ********************************

明德扬公众号:fpga520
QQ图片20170216154843.jpg
明德扬微博:明德扬
QQ图片20170216155817.png

******************* 资料分享区 ********************************


1.基于至简设计法的数字时钟设计
数字时钟是常见的毕业设计题目,看看如何使用至简设计法来设计数字时钟。

2.至简设计法中的四段式状态机
现在流行的状态机设计,一般可分为一段式、两段式和三段式,然而我们明德扬却发明了四段式状态机,并制定了一些规则,从此设计再不用胡思乱想,套用模板,填好关键信号就完成了,简单又不会出错!

3.一份实现矩阵键盘的verilog代码 可直接使用
明德扬分享的红外接收工程,该工程甚至至简设计法实现,已经在板子上亲测可用。需要该功能的,添加verilog文件就可以使用了。

4.明德扬时序约束系列视频---FPGA 输入延时约束的方法
明德扬时序约束系列视频-输入延时的设置过程。该视频抛弃复杂的理论,按照工程实际情况,分析各种情况,只要选择正确情况然后约束即可。
资料:视频  博客

5.FPGA 查找和定位问题的技巧
FPGA出错是非常正常的,出错不可怕,可怕的是不知道怎么去找错误。本视频就教授如何去查找和定位错误,自己能就找到问题。
资料:视频  博客

6.基于至简设计法实现的篮球倒计时案例
明德扬设计的倒计时案例工程,24秒倒计时,实现可暂停可复位,添加代码即可使用。

7.基于至简设计法实现的万年历功能
明德扬至简设计法实现的万年历案例,具有年月日计数器,时间设定功能,自主判断大月小月平闰年的功能,添加verilog代码即可使用。
资料:文档及代码  博客

8.基于至简设计法实现的闹钟工程
明德扬设计的闹钟工程案例,有24小时时钟计数器,可设定闹钟时间,可修改时钟时间,当到达闹钟设定时间时则蜂鸣器响。
资料:文档及代码  博客

9.基于至简设计法实现的PWM调制verilog
明德扬分享的调制PWM驱动LED工程,利用脉冲宽度调制调制出几个不同宽度的脉冲来驱动LED灯,添加verilog文件即可使用。
资料:文档及代码  博客

10.如何在MODELSIM中仿真ISE的IP核
明德扬分享的在MODELSIM中仿真带IP核的XILINX工程方法,一步步教你怎么添加仿真库,怎么实现ISE的IP核的仿真详细步骤。
资料:文档及代码  博客

11.红外接收解码2
明德扬至简设计法设计的红外接收解码案例,能实现接收红外信号并解码,再将解码数据显示到数码管上。添加verilog代码即可使用。
资料:文档及代码  博客

12.16位2级流水灯加法器
明德扬至简设计法设计的16位2级流水灯加法器,应用流水线规则的加法器,只需要很少或者根本不需要额外的成本。
资料:文档及代码  博客

13.8位verilog加法器
明德扬至简设计法设计的8位加法器
资料:文档及代码  博客

14.明德扬至简设计法设计的IP核加法器
明德扬至简设计法设计的IP核加法器,在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法器,用户可以根据自己的需要来完成配置加法器 ,本案例用Altera和Xilinx的IP核实现了26位加法器的功能。
资料:文档及代码  博客

15.明德扬至简设计法设计的8位串行乘法器
明德扬至简设计法设计的8位串行乘法器,可以用最少资源实现乘法器的效果!
资料:文档及代码  博客

16.4位流水线乘法器
明德扬至简设计法设计的4位流水线乘法器,比串行乘法器速度快很多。
资料:文档及代码  博客

17.16位复数乘法器
明德扬至简设计法设计的16位复数乘法器,比一般乘法器更加节省乘法器资源。
资料:文档及代码  博客

18.串行结构的FIR滤波器设计
使用verilog设计的FIR滤波器,该滤波器采用了串行结构,占用资源少。虽然FIR滤波器可以用IP核实现,但通过本代码,可以了解FIR滤波器的结构特点,有助于项目选择合适的参数。
资料:文档及代码  博客

19.DDS信号发生器的实现
本工程实现DDS直接数字式频率合成器,利用正弦波相位线性增加的特点,产生正弦波和余弦波。
资料:文档及代码  博客

20.BCD译码的实现_移位加3算法
资料:文档及代码  博客

******************* 经典问答交流区 **************************






发表于 2016-12-23 15:10:36 来自手机 | 显示全部楼层
谢谢lZ分享
发表于 2016-12-23 15:11:29 | 显示全部楼层
感谢楼主分享
发表于 2016-12-23 15:38:25 | 显示全部楼层
感谢镇长分享。
发表于 2016-12-25 19:14:12 | 显示全部楼层
FPGA也是个高薪行业。
发表于 2016-12-26 09:24:02 | 显示全部楼层
感謝樓主分享
发表于 2016-12-26 14:10:12 | 显示全部楼层
再次感谢楼主分享。
发表于 2016-12-26 14:32:58 | 显示全部楼层
感谢分享,谢谢
发表于 2016-12-26 14:37:53 | 显示全部楼层
明德扬《至简设计法》高端FPGA培训教程免费领取,请问在哪里领取?

点评

请查看描述,点击图片到明德扬官网查看更多视频 [点击这里]下载明德扬免费视频教程  详情 回复 发表于 2017-1-17 16:34
您需要登录后才可以回帖 登录 | 入住IC小镇

本版积分规则

关闭

站长推荐上一条 /1 下一条

星光电子深圳专业单片机IC解密

QQ|Archiver|手机版|小黑屋|IC设计小镇 ( 苏ICP备10008526号  

GMT+8, 2017-4-26 08:21 , Processed in 0.104157 second(s), 27 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回复 返回顶部 返回列表