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查看: 734|回复: 4

[讨论] Verilog中的if/else结构能综合出什么电路?

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发表于 2018-2-25 18:04:49 | 显示全部楼层 |阅读模式
最简单的,下面的代码能综合出一个MUX:
  1. if(~s)
  2.         y <= a;
  3. else
  4.         y <= b;
复制代码
那么,其他形式的if/else有可能综合出除MUX之外的其他电路么?请举例说明。
发表于 2018-4-23 14:30:10 | 显示全部楼层
数据选择器
发表于 2018-5-4 02:55:28 | 显示全部楼层
interesting
发表于 2018-5-13 09:21:38 来自手机 | 显示全部楼层
要分请组合逻辑和时序逻辑
发表于 2018-5-15 14:54:56 | 显示全部楼层
如果放在时序电路中
always @(posedge clk or negedge rst_n)中就是触发器
如果放在组合电路中
always @(*)中就是组合逻辑,可能是mux,可能是AOI或者OAI等
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